f x1 x 2 x3 vx2 x3 x 4 v x1 x 2 x3 v x2 x3 x4 x1 x 2 x3 vx2 x3 x 4 v x1 x 2 x3 v x 2 x3 x 4 x1 x 2 x3 * x 2 x3 x4 * x1 x 2 x3 * x2 x3 x4 x1 x 2 x3 * x2 x3 x 4 * x1 x 2 x3 * x 2 x3 x4 Loogikaskeemi modelleerin Circuit Simulatoris. Karnaugh kaardi abil kontrollides selgub, et loogikaskeem on õigesti koostatud. 11. Modelleerida punktides 4, 7, 8, 9, 10 saadud tulemusi VHDL-is. Esitada nii VHDL-kood kui ka simulatsiooni tulemused (lainekujud). Modelleerimiseks kasutan zamiaCAD tarkvara. VHDL kood on järgmine: entity kodutoo is end kodutoo; architecture bench of kodutoo is signal x1, x2, x3, x4: bit; signal p4tdnk, p7mdnk, p8mknk, p9nor, p10nand: bit; begin -- Sisendsignaalid (sammuga 10 ns) -- '1': 0010, 0011, 0100, 1010 (0-40 ns) -- '0': 0000, 0111, 1000, 1011, 1101 (40-90 ns) -- '*': 0001, 0101, 0110, 1001, 1100, 1110, 1111 (90-160+ ns) x1 <= '0', '1' after 30 ns, '0' after 40 ns, '1' after 60 ns,
Loogikaskeem JA- EI elementidel avaldisele ((((X1' X3')' (X2 X3')')')' (X1' ((X2' X4')')')')' X3 X2 Y X1 X4 9 11. Modelleerida punktides 4, 7, 8, 9, 10 saadud tulemusi VHDL- is. Esitada nii VHDL- kood kui ka simulatsiooni tulemused (lainekujud). Soovitav on sisendsignaalid X1....X4 genereerida selliselt, et kaetud on ainult 1- de ja 0- de piirkonnad. VHDL- koodid entity kodu is port (x1, x2, x3, x4: in bit; y4, y7, y8, y9, y10: out bit); end kodu; architecture funktsioonid of kodu is begin -- Punkti 4 tulemus TDNK = y4 = x1'*x2'*x3'*x4' V x1'*x2'*x3'*x4 V x1'*x2'*x3*x4' -- V x1'*x2*x3'*x4 V x1*x2*x3'*x4' V x1*x2*x3'*x4 y4 <= (not x1 and not x2 and not x3 and not x4) or
annaabi.ee 
