0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 17. Esita kahe argumendiga XOR funktsioon kasutades ainult NOT, AND ja OR loogikavärateid. 18. Esitatud on loogikaväratitest koosneb skeem. Esita selle tõeväärtustabel, aegdiagramm ja lihtsustamata funktsioon. 19. Lihtsusta Boole algebrat kasutades funktsioon (valemid 13a, 14a, 15a, 16a ja 17a on esitatud – seega valemeid 1-12 peab teadma peast ning näiteks 15b peab oskama ise tuletada valemist 15a). Funktsioon võib olla esitatud ka tekstina, näiteks: • Süsteemil on 3 sisendit x1, x2 ja x3. Süsteem peab arvestama kolme tingimust: i. Tingimus A on tõene, kui x3 on tõene ja kas x1 on tõene või x2 on väär. ii
Wait, wait until, wait on 66. Leia koodist 4 viga: ENTITY n2ide2 IS PORT (x1, x2, x3 : IN BIT; f, g : OUT BIT); END n2ide2; ARCHITECTURE n2ide2_arhidek OF n2ide3 IS BEGIN f <= (x1 AND x3) OR (x2 AND x4); g IS (x1 OR NOT x3) AND (NOT x2 OR x4) END n2ide2_arhidek; 67. Kui pikk ajaliselt on Delta delay? - 68. Joonista toodud VHDL koodi kohta skeem: process (Clock) is begin if Rising_edge(Clock) then P <= A xor B; Q <= not P; R <= A and Q; end if; end process; 69. Joonista aegdiagramm: process begin Reset <= '0'; Reset <= '1' after 10 ns; Reset <= '0' after 20 ns; wait; end process; 70. Joonista aegdiagramm: reset <= '0', '1' after 10 ns, '0' after 20 ns; 71. Mis tüüpi on for tsüklit jooksutav arv? Integer 72. Kas tekitatakse flipflop või latch? Process(Clock) ... If Rising_edge(Clock) then... FlipFlop, kuna latch ei reageeri rising_edge peale. 73. Kas tekitatakse flipflop või latch? Process(sisend)... If Enable = '1' then... Latch 74. Mis vahe on SIGNAL ja VARIABLE
annaabi.ee 
