Digitaalloogika ja -süsteemid
Loogikaskeemi modelleerin Circuit Simulatoris.
Karnaugh kaardi abil kontrollides selgub, et loogikaskeem on õigesti koostatud.
11. Modelleerida punktides 4, 7, 8, 9, 10 saadud tulemusi VHDL-is.
Esitada nii VHDL-kood kui ka simulatsiooni tulemused (lainekujud).
Modelleerimiseks kasutan zamiaCAD tarkvara.
VHDL kood on järgmine:
entity kodutoo is
end kodutoo;
architecture bench of kodutoo is
signal x1, x2, x3, x4: bit;
signal p4tdnk, p7mdnk, p8mknk, p9nor, p10nand: bit;
begin
-- Sisendsignaalid (sammuga 10 ns)
-- '1': 0010, 0011, 0100, 1010 (0-40 ns)
-- '0': 0000, 0111, 1000, 1011, 1101 (40-90 ns)
-- '*': 0001, 0101, 0110, 1001, 1100, 1110, 1111 (90-160+ ns)
x1 <= '0', '1' after 30 ns, '0' after 40 ns, '1' after 60 ns,
'0' after 90 ns, '1' after 120 ns;
x2 <= '0', '1' after 20 ns, '0' after 30 ns, '1' after 50 ns, '0' after 60 ns,
'1' after 80 ns, '0' after 90 ns, '1' after 100 ns, '0' after 120 ns,
'1' after 130 ns;
annaabi.ee 
