Digiloogika II konspekt
Signal RAM : RAM1Kx8;
57. Olemas on alljärgnev VHDLi kood:
signal iii : STD_LOGIC_VECTOR (5 downto 0);
iii <= "011001";
alias a2 : STD_LOGIC_VECTOR (10 downto 8) is iii (3 downto 1);
Mis väärtusega on a2?
100
58. Reasta vastavalt tehte järjekorrale: &, NOT, AND, REM, XOR.
NOT, REM, &, AND, XOR,
59. Mis juhtub processiga, millel puuduvad sensitivity listis signaalid ning wait processi sees?
Jääbki ootama.
60. Mis kasu on nihketehetest arvutamise juures?
Nihe MSB poole võrdub korrutamisega ja nihe LSB poole võrdub jagamisega.
61. Loo antud koodi kohta tõeväärtustabel:
ENTITY paar_k IS GENERIC (n : INTEGER := 7);
PORT (input: IN BIT_VECTOR (n DOWNTO 0);
output: OUT BIT);
END paar_k;
ARCHITECTURE Behavioral OF paar_k IS
BEGIN
PROCESS (input)
VARIABLE temp: BIT;
BEGIN
temp := '0';
FOR i IN input'RANGE LOOP
temp := temp XOR input(i);
-- temp := temp NOR input(i);
END LOOP;
output <= temp;
END PROCESS;
annaabi.ee 
