Digiloogika II konspekt
g IS (x1 OR NOT x3) AND (NOT x2 OR x4)
END n2ide2_arhidek;
67. Kui pikk ajaliselt on Delta delay?
-
68. Joonista toodud VHDL koodi kohta skeem:
process (Clock) is
begin
if Rising_edge(Clock) then
P <= A xor B;
Q <= not P;
R <= A and Q;
end if;
end process;
69. Joonista aegdiagramm:
process
begin
Reset <= '0';
Reset <= '1' after 10 ns;
Reset <= '0' after 20 ns;
wait;
end process;
70. Joonista aegdiagramm:
reset <= '0', '1' after 10 ns, '0' after 20 ns;
71. Mis tüüpi on for tsüklit jooksutav arv?
Integer
72. Kas tekitatakse flipflop või latch?
Process(Clock) ... If Rising_edge(Clock) then...
FlipFlop, kuna latch ei reageeri rising_edge peale.
73. Kas tekitatakse flipflop või latch?
Process(sisend)... If Enable = '1' then...
Latch
74. Mis vahe on SIGNAL ja VARIABLE? Too vähemalt 4 erinevust. Kuidas võivad nad
mõjutada processi sees koodi tööd (millal toimub väärtustamine!)?
Signal väärtustatakse pärast processi lõppu, aga variable väärtustatakse processi sees
annaabi.ee 
