simulatsiooni teel valideeritud. Lähteülesande kaudu loodi tõeväärtustabel, mis minimeeriti espresso abil ja valmistati VHDL koodid. Järnes VHDL koodide abil väljundfunktsioonide valideerimine. Kõikideks väljunditeks piisas ühest bitist. Suurimaid raskusi valmistas VHDL'i mõistmine ja selle õppimine. Tallinn 2017 Kasutatud kirjandus Aine Digitaalsüsteemid loengu 5/6 materjalid - http://mini.pld.ttu.ee/~lrv/IAY0150/vhdl.pdf VHDL Structural Modeling Style - http://surf-vhdl.com/vhdl-syntax-web-coursehttp://surf- vhdl.com/vhdl-syntax-web-course-surf-vhdl/vhdl-structural-modeling-style/ surf- vhdl/vhdl-structural-modeling-style/ Modelsim õpetus - http://priit.ati.ttu.ee/?page_id=2033 Digitaalsüsteemid I kodutöö näide - http://mini.pld.ttu.ee/~lrv/IAY0150/homework/homework1-example.html Tallinn 2017 Lisad täielik VHDL-i kood Lisa 1
0/1.0] 6.0 y3 = (t2i & t56i)’ [1.5/1.5] 3.5 y4 = (t3 + t5 + t7)’ [2.0/2.0] 6.5 Elemendid: 7 x 2-NAND, 7 x 2-NOR, 1 x 3-NAND, 2 x 3-NOR Suurus: 7 * 1 + 7 * 1.5 + 1 * 1.5 + 2 * 2.0 = 23 Kriitiline tee: 6.5 Kokku: 17 elementi (+ 0% esialgsega võrreldes), suurus 23 (-29.9% esialgsega võrreldes), kriitiline tee 6.5 (-23.5%) Valideerimine VHDL koodid Tõeväärtustabel ------------------------------------------------------------------------ -- IAY0150 - Homework #1. Truth table ------------------------------------------------------------------------ library IEEE; use IEEE.std_logic_1164.all; entity f_system is port ( x1, x2, x3, x4: in std_logic; y1, y2, y3, y4: out std_logic ); end entity f_system; library IEEE; use IEEE.std_logic_1164.all; architecture tabel of f_system is begin process (x1, x2, x3, x4) variable in_word, out_word: std_logic_vector (3 downto 0); begin in_word := x1 & x2 & x3 & x4;
annaabi.ee 
