VHDL mittesünteesitavad konstruktsioonid Mittesünteesitavad konstruktsioonid ei ole transleeritavad riistvara tasemele. Mittesünteesitavaid konstruktsioone kasutatakse prototüüpimiseks, simulatsiooniks ja analüüsiks (debugging) Näiteks kood 50 MHz kellasignaali tekitamiseks: Toomas Ruuben. TTÜ Raadio ja sidetehnika 131 instituut. VHDL Ülesanne Kirjutada demultipleksori (DMUX) "template" VHDL koodis DMUX Eelnev MUX näide Toomas Ruuben. TTÜ Raadio ja sidetehnika 132 instituut. 66 Kirjandus VHDL-I kohta K. Tammemäe. "Riistvara kirjeldamiskeel VHDL", TTÜ, 1992, 2002. Chang, K.C, "Digital systems design with VHDL and synthesis: an
35) Y1−8 = x0u2u1u0 + x1u2u1u0 + x2u2u1u0 + x3u2u1u0 +L L+ x4u2u1u0 + x5u2u1u0 + x6u2 u1u0 + x7u2u1u0 . (1.36) Demultipleksoril on üks infosisend ja mitu väljundit. Juhtsisendite arv sõltub väljundite arvust ja vastupidi. Vastavalt juhtsignaalile kommuteeritakse infosisendi signaal ühte väljundisse. Väljundite arv on 2n, kus n on juhtsisendite arv. Nelja väljundiga demultipleksori tööd kirjeldavad järmised loogikavõrrandid: Y0 = xu1u0 , Y1 = xu1u0 , Y2 = xu1u0 , Y3 = xu1u0 . (1.37) Kaheksa väljundiga demultipleksori tööd kirjeldavad võrrandid: Y0 = xu2 u1u0 , Y4 = xu2u1u0 , Y1 = xu2u1u0 , Y5 = xu2u1u0 , Y2 = xu2u1u0 , Y6 = xu2 u1u0 , (1.38) Y3 = xu2u1u0 , Y7 = xu2u1u0 . Kommutaatorite loogikaskeemid on joonisel 1.17
annaabi.ee 
